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XCVU27P-3E和 XCVU29P-3E的速度文件参数已更新

描述：
在《Virtex UltraScale+ FPGA 数据手册》(DS923) 中 ， XCVU27P-3E 器件和 XCVU29P-3E 器件的最低量产软件和速度规格已从 Vivado 工具 2019.2 v1.28 更新至 Vivado 工具 2020.1.1 v1.30 。
XCVU27P-3E 器件和 XCVU29P-3E 器件的速度文件参数以及速度/温度等级在 2020.1.1 版中已更新 ， 包括已纠正了集成块接口建立时间和保持时间参数 。
受此影响的主要集成块包括：PCIe、Interlaken 和 100G Ethernet MAC 。
【XCVU27P-3E和 XCVU29P-3E的速度文件参数已更新】 速度文件更新中 ， 部分参数要求已放宽 ， 部分参数要求则进一步收紧 。
解决方案：
对于 XCVU27P-3E 器件和 XCVU29P-3E 器件以及速度/温度等级设计 ， 请使用 Vivado Design Suite 2020.1.1 或更高版本 。
您可通过以下方式来评估时序问题对于您使用 Vivado 工具 2019.2 - 2020.1 所构建的设计产生的影响：在 Vivado 2020.1.1 或更高版本中 ， 对已完全实现的设计检查点 (.dcp) 文件重新运行时序分析 。
如果您的比特流是使用 Vivado 工程模式生成的 ， 则必须找到已完全实现的 .dcp 文件 。
通常 ， 已完全实现的 .dcp 文件应位于如下某一路径中 ， 具体取决于布线后是否已启用 phys_opt_design 。
project_myDesign.runs/impl_1/myDesign_routed.dcp
project_myDesign.runs/impl_1/myDesign_postroute_physopt.dcp
例如 ， 如果已完全实现的 .dcp 文件为 myDesign_routed.dcp ， 则上述命令应如下所示：
#Open the final dcp for the finished design open_checkpoint project_myDesign.runs/impl_1/myDesign_routed.dcp #Report timing report_timing_summary -file myDesign_timing_summary_routed.rpt
如果在受影响的主要集成块上出现时序违例 ， 则必须在 Vivado 2020.1.1 或更高版本中对设计进行重新编译以达成时序收敛 。
原文标题：面向 XCVU27P-3E 器件和 XCVU29P-3E 器件的 Vivado 2020.1.1 量产速度文件更新
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