科普:什么是JESD204标准,为什么我们要重视它?
【科普:什么是JESD204标准,为什么我们要重视它?】
一种新的转换器接口的使用率正在稳步上升,并且有望成为未来转换器的协议标准 。这种新接口JESD204诞生于几年前,其作为转换器接口经过几次版本更新后越来越受瞩目,效率也更高 。随着转换器分辨率和速度的提高,对于效率更高的接口的需求也随之增长 。JESD204接口可提供这种高效率,较之其前代互补金属氧化物半导体(CMOS)和低压差分信号(LVDS)产品在速度、尺寸和成本方面更有优势 。采用JESD204的设计拥有更快的接口带来的好处,能与转换器更快的采样速率同步 。此外,引脚数的减少导致封装尺寸更小,走线布线数更少,从而极大地简化了电路板设计,降低了整体系统成本 。该标准可以方便地调整,从而满足未来需求,这从它已经历的两个版本的变化中即可看出 。自从2006年发布以来,JESD204标准经过两次更新,目前版本为B 。由于该标准已为更多的转换器供应商、用户以及FPGA制造商所采纳,它被细分并增加了新特性,提高了效率和实施的便利性 。此标准既适用于模数转换器(ADC)也适用于数模转换器(DAC),初步打算作为FPGA的通用接口(也可能用于ASIC) 。
JESD204——它是什么?
2006年4月,JESD204最初版本发布 。该版本描述了转换器和接收器(通常是FPGA或ASIC)之间数Gb的串行数据链路 。在 JESD204的最初版本中,串行数据链路被定义为一个或多个转换器和接收器之间的单串行通道 。图1给出了图形说明 。图中的通道代表 M 转换器和接收器之间的物理接口,该接口由采用电流模式逻辑(CML)驱动器和接收器的差分对组成 。所示链路是转换器和接收器之间的串行数据链路 。帧时钟同时路由至转换器和接收器,并为器件间的JESD204链路提供时钟 。
这种认识促成了JESD204第一个修订版的发布,即JESD204A 。此修订版增加了支持多个转换器下的多路对齐串行通道的能力 。该版本所支持的通道数据速率依然为312.5 Mbps至3.125 Gbps,另外还保留了帧时钟和电气接口规范 。增加了对多路对齐串行通道的支持,可让高采样速率和高分辨率的转换器达到3.125 Gbps的最高支持数据速率 。图2以图形表示JESD204A版本中增加的功能,即支持多通道 。
2011年7月,第二版本标准发布,称为JESD204B,即当前版本 。修订后的标准中,其中一个重要方面就是加入了实现确定延迟的条款 。此外,支持的数据速率也提升到12.5 Gbps,并划分器件的不同速度等级 。此修订版标准使用器件时钟作为主要时钟源,而不是像之前版本那样以帧时钟作为主时钟源 。图3表示JESD204B版本中的新增功能 。
除了确定延迟,JESD204B支持的通道数据速率上升到12.5 Gbps,并将器件划分为三个不同的速度等级:所有三个速度等级的源阻抗和负载阻抗相同,均定义为100 Ω ±20% 。第一速度等级与JESD204和JESD204A标准定义的通道数据速率相同,即通道数据电气接口最高为3.125 Gbps 。JESD204B的第二速度等级定义了通道数据速率最高为6.375 Gbps的电气接口 。该速度等级将第一速度等级的最低差分电平从500 mV峰峰值降为400 mV峰峰值 。JESD204B的第三速度等级定义了通道数据速率最高为12.5 Gbps 的电气接口 。该速度等级电气接口要求的最低差分电平降低至360 mV峰峰值 。随着不同速度等级的通道数据速率的上升,通过降低所需驱动器的压摆率,使得所需最低差分电平也随之降低,以便物理实施更为简便 。
为提供更多的灵活性,JESD204B版本采用器件时钟而非帧时钟 。在之前的JESD204和JESD204A版本中,帧时钟是JESD204系统的绝对时间参照 。帧时钟和转换器采样时钟通常是相同的 。这样就没有足够的灵活性,而且要将此同样的信号路由给多个器件,并考虑不同路由路径之间的偏斜时,就会无谓增加系统设计的复杂性 。JESD204B中,采用器件时钟作为JESD204系统每个元件的时间参照 。每个转换器和接收器都获得时钟发生器电路产生的器件时钟,该发生器电路负责从同一个源产生所有器件时钟 。这使得系统设计更加灵活,但是需要为给定器件指定帧时钟和器件时钟之间的关系 。
JESD204——为什么我们要重视它?
就像几年前LVDS开始取代CMOS成为转换器数字接口技术的首选,JESD204有望在未来数年内以类似的方式发展 。虽然CMOS技术目前还在使用中,但已基本被LVDS所取代 。转换器的速度和分辨率以及对更低功耗的要求最终使得CMOS和LVDS将不再适合转换器 。随着CMOS输出的数据速率提高,瞬态电流也会增大,导致更高的功耗 。虽然LVDS的电流和功耗依然相对较为平坦,但接口可支持的最高速度受到了限制 。
这是由于驱动器架构以及众多数据线路都必须全部与某个数据时钟同步所导致的 。图4显示一个双通道14位ADC的CMOS、LVDS和CML输出的不同功耗要求 。
同样,针对给定的转换器分辨率和采样率,所需的引脚数目也大为减少 。表1显示采用200 MSPS转换器的三种不同接口各自的引脚数目,转换器具有各种通道数和位分辨率 。在CMOS和LVDS输出中,假定时钟对于各个通道数据同步,使用CML输出时,JESD204B数据传输的最大数据速率为4.0 Gbps 。从该表中可以发现,使用CML驱动器的JESD204B优势十分明显,引脚数大为减少 。
表1. 引脚数比较——200 MSPS ADC
业内领先的数据转换器供应商ADI预见到了推动转换器数字接口向JESD204(由JEDEC定义)发展的趋势 。ADI自从初版JESD204规范发布之时起即参与标准的定义 。迄今为止,ADI公司已发布多款输出兼容JESD204和JESD204A的转换器,目前正在开发输出兼容JESD204B的产品 。AD9639是一款四通道、12位、170 MSPS/210 MSPS ADC,集成JESD204接口 。AD9644和AD9641是14位、80 MSPS/ 155 MSPS、双通道/单通道ADC,集成JESD204A接口 。DAC这方面,最近发布的AD9128是一款双通道、16位、1.25 GSPS DAC,集成JESD204A接口 。
随着转换器速度和分辨率的提高,对于效率更高的数字接口的需求也随之增长 。随着JESD204串行数据接口的发明,业界开始意识到了这点 。接口规范依然在不断发展中,以提供更优秀、更快速的方法将数据在转换器和FPGA(或ASIC)之间传输 。接口经过两个版本的改进和实施,以适应对更高速度和分辨率转换器不断增长的需求 。展望转换器数字接口的发展趋势,显然JESD204有望成为数字接口至转换器的业界标准 。每个修订版都满足了对于改进其实施的要求,并允许标准演进以适应转换器技术的改变及由此带来的新需求 。随着系统设计越来越复杂,以及对转换器性能要求的提高,JESD204标准应该可以进一步调整和演进,满足新设计的需要 。
原文转自亚德诺半导体
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