3nm、5nm关键技术：为高性能低功耗电子器件发展提供新技术途径
来自复旦大学微电子学院的消息，该校周鹏团队针对具有重大需求的3-5纳米节点晶体管技术，验证了双层沟道厚度分别为0.6 /1.2纳米的围栅多桥沟道晶体管（GAA，Gate All Around），实现了高驱动电流和低泄漏电流的融合统一，为高性能低功耗电子器件的发展提供了新的技术途径 。
相关成果以《0.6/1.2纳米沟道厚度的高驱动低泄漏电流多桥沟道晶体管》（High Drive and Low Leakage Current MBC FET with Channel Thickness 1.2nm/0.6nm）为题在第66届国际电子器件大会（IEDM，International Electron Device Meeting）上北京时间12月16日在线发布 。IEDM是微电子器件领域的国际顶级会议，是国际学术界和顶尖半导体公司的研发人员发布先进技术和最新进展的重要窗口 。
随着集成电路制造工艺进入到5纳米技术节点以下，传统晶体管微缩提升性能难以为继，技术面临重大革新 。采用多沟道堆叠和全面栅环绕的新型多桥沟道晶体管乘势而起，利用GAA结构实现了更好的栅控能力和漏电控制，被视为3-5纳米节点晶体管的主要候选技术 。现有工艺已实现了7层硅纳米片的GAA多桥沟道晶体管，大幅提高驱动电流，然而随着堆叠沟道数量的增加，漏电流也随之增加，导致的功耗不可忽视 。
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双桥沟道晶体管示意图及其性能图
针对上述问题，团队设计并制备出了超薄围栅双桥沟道晶体管，利用二维半导体材料优秀的迁移率，和围栅增强作用的特点，驱动电流与普通MoS2晶体管相比提升超过400%，室温下可达到理想的亚阈值摆幅（60mV/dec） 。同时由于出色的静电调控与较大的禁带宽度，可有效降低漏电流 。该器件驱动电流与7叠层硅GAA晶体管可相比拟，漏电流却只有硅器件的1.9%，降低了两个数量级，在未来高性能低功耗晶体管技术应用领域具有广阔的应用前景 。
该项研究工作主要由博士生黄晓合和刘春森完成，得到了微电子学院教授张卫的指导，获得了国家自然科学基金杰出青年科学基金、应急重点项目及上海市集成电路重点专项等项目的资助，以及复旦大学专用集成电路与系统国家重点实验室的支持 。
【3nm、5nm关键技术：为高性能低功耗电子器件发展提供新技术途径】
责任编辑：xj
原文标题：3nm、5nm关键技术：复旦大学成功验证实现GAA晶体管
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