FPGA 电源部分电路原理，你值得收藏!
U22 是电可擦除 ROM，用于存放 AS 下载后的数据，使得 FPGA 的程序段掉电也能得以保存，DATA 端是数据读取端，用于读取 ROM 内数据 。DCLK 为时钟端口，用于接收时钟信号进行同步传输 。nCS 是片选端口，用于接收片选信号表示对该芯片进行通讯 。ASDI 为 AS 下载数据输入端，用于接收 AS 下载数据 。VCC 与 GND 分别为电源端口与地端口，分别接 3.3V 与数字地 。
FPGA 电源设计部分电路原理图如图 5-1 所示：
Header 18X2 为 18 排 2 列排阵，两组排阵分别与 PIN 口、3.3V 电源、数字地相连，提供了可动的机制，使得 PIN 口可根据需要用排线与目标相连，打到信号传输的目的 。而 3.3V 电源以及数字地针口则可以根据需要，用排线为目标提供逻辑高电平或逻辑低电平 。
【FPGA 电源部分电路原理，你值得收藏!】 U21D 为 FPGA 芯片的时钟信号接收部分，通过网络标号“CLK0~3”与对应的时钟信号端口相连 。
U21C 为 FPGA 芯片的供电及接地部分，含有“GND”字样的是“地”端口，与数字地相连，VCCIO1~4 为 I/O 口供电端口，采用 3.3V 电源供电，通过网络标号“+3.3V”与 3.3V 电源端口相连 。VCCA_PLL1、VCCA_PLL2、VCCINT 为内部运算器和输入缓冲区的供电端口，采用 1.5V 电源供电，通过网络标号“+1.5V”与 1.5V 电源端口相连 。
U21B 为 JTAG 与 AS 下载部分，TMS、TCK、TD1、TD0 分别为 JATAG 下载方式的模式选择端、时钟信号端、数据输入端、数据输出端 。DATA0 为 AS 下载的数据端口，MSEL0、MSEL1、nCE、nCEO、CONF_ DONE、nCONFIG、nSTATUS 端口按照典型接法相连 。值得注意的是：无论 AS 还是 JTAG 都是通过 JTAG 标准通讯，AS 下载一般是下载 POF 到 PROM(flash)里，重新上电仍然可以加载，JTAG 下载是通过 JTAG 口将 sof 文件直接下载到 FPGA 内，一般是临时调试用的，掉电就丢失了 。
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